先端パッケージングとは、複数の半導体チップ（ダイ）を1つのパッケージの中で横に並べたり縦に積んだりして、高密度・高帯域に接続する後工程の技術です。回路の微細化だけでは性能を伸ばしにくくなったため、チップの組み合わせ方で性能を上げる手段として使われています。
先端パッケージングとは：従来の実装との違い
従来のパッケージングの主な役割は、1枚のチップを基板に載せ、外部と配線し、保護することでした。先端パッケージングでは、パッケージがチップ同士をつなぐ配線層の役割も担います。
代表的な方式は2つあります。1つ目は2.5D実装で、シリコンインターポーザーやブリッジと呼ばれる微細配線の部材の上に、複数のチップを横に並べて接続します。2つ目は3D実装で、チップを縦に積み重ね、上下を直接接続します。
どちらも、機能ごとに別々のチップ（チップレット）として作り、パッケージ内で1つの製品に組み上げる設計と組み合わせて使われます。
何ができるのか・使い方（エンジニア向け）
できることは主に3つです。
1つ目は、製造プロセスの異なるチップを1つのパッケージに載せられることです。演算部は最先端プロセス、I/Oは成熟プロセスというように、部位ごとに適した製造方法を選べます。
2つ目は、チップ間の配線が短くなるため、帯域を広げながら通信の消費電力を抑えられることです。GPUと積層メモリー（HBM）を同じパッケージ内に並べる構成が代表例です。
3つ目は、巨大なチップを1枚で作るより、小さなチップに分けたほうが歩留まりの面で有利になりやすいことです。
「使い方」といっても、エンジニアが単体で買って使う部品やサービスではありません。チップ設計の段階でどのパッケージ技術を採用するかを決め、ファウンドリーや後工程の受託企業と組んで製造します。
何に使えるのか・料金（企画・DX担当向け）
事業会社が先端パッケージングを直接発注する場面は多くありません。関わってくるのは、生成AIの学習・推論に使うGPUやAIアクセラレーター、データセンター向けプロセッサーなど、自社が利用するハードウェアの性能や供給量を左右する要素としてです。
料金について、公開された定価はありません。費用はチップの数や面積、採用する方式、製造数量などに応じて個別の契約で決まります。当サイトでは具体的な金額を確認できていません。AI向けハードウェアの調達計画を立てる際は、パッケージング工程の生産能力が供給の制約になり得る点を考慮しておくとよい、というのが当サイトの見方です（推測を含みます）。
誰が作っているのか・競合（投資家向け）
先端パッケージング技術は、半導体メーカー各社がそれぞれ独自の名称で展開しています。Intelには、チップ同士を横方向につなぐ「EMIB」と、3D積層の「Foveros」があります。Tom's Hardwareはこれらのロードマップを、チップをあらゆる方向に拡張していく計画として分析しました。ただし当サイトが確認できたのは見出しだけで、世代・時期・性能の数値は分かっていません。
ファウンドリー最大手のTSMCも「CoWoS」などの先端パッケージング技術を提供しています。製造受託の分野では、TSMCとIntelは競合関係にあります。
EE Times Japanは、前工程から先端パッケージングまで、生産拠点をめぐる新たな動きが出ていると報じました。具体的な企業名や拠点は見出しからは確認できていません。前工程だけでなく後工程も拠点づくりの対象になっていることは、半導体のサプライチェーンや設備投資の動向を追ううえで押さえておきたいポイントです。
