RTL（Register Transfer Level、レジスタ転送レベル）とは、デジタル回路を「クロックごとに、どのレジスタからどのレジスタへデータが送られ、途中でどんな演算がされるか」という粒度で記述する、設計の抽象度のことです。半導体の設計現場では、Verilog、SystemVerilog、VHDL などのハードウェア記述言語（HDL）で書かれたこの段階の設計データも「RTL」と呼びます。
なお、Web の分野では「Right-to-Left（アラビア語などの右から左へ書く表記）」の略としても RTL が使われます。この記事で扱うのは半導体設計の RTL です。
RTLとは：チップ設計の中核になる記述
チップ設計は、上位の仕様やアルゴリズムから、トランジスタの配置配線まで段階的に具体化していきます。RTL はその中間にあたり、動作の仕様よりは具体的で、個々の論理ゲートよりは抽象的なレベルです。
RTL で決めるのは、レジスタの構成、クロックごとの状態遷移、データパスの演算内容です。ここでの設計判断は、後工程で決まる性能・電力・面積（PPA）に大きく影響します。そのため、RTL の品質がチップの出来を左右する重要な工程とされています。
RTLの使い方：記述から論理合成まで
エンジニアが RTL を扱う流れは、おおむね次のとおりです。
1. HDL で RTL を記述する（手書き、または高位合成〈HLS〉で C/C++ などから生成） 2. シミュレーションで、機能が仕様どおりかを検証する 3. 論理合成ツールで、ゲートレベルのネットリストに変換する 4. 配置配線などの物理設計へ進む（FPGA の場合はビットストリームを生成する）
HLS は RTL より抽象度の高い記述から RTL を自動で生成する手法です。RTL を直接書く方が細かく制御できる一方、記述量と検証の負担は大きくなります。この2つをどう使い分けるかは、設計現場で昔から続く論点です。
RTLの料金：言語は無料、ツールは有償が中心
RTL そのものは記述の形式なので、料金はかかりません。Verilog や VHDL は IEEE で標準化された言語です。
費用が発生するのは、シミュレーションや論理合成に使う EDA ツールです。商用ツールは一般に価格が公開されておらず、当サイトでも具体的な金額は把握していません。導入を検討する企業は、ベンダーへの個別見積もりが前提になると考えてください。学習や小規模な開発なら、Icarus Verilog や Verilator（シミュレーション）、Yosys（論理合成）といったオープンソースのツールも使えます。
誰が作っているか：EDAベンダーとAIの動向
RTL を扱う商用ツールの主要ベンダーは、ケイデンス（Cadence）、シノプシス（Synopsys）、シーメンス EDA です。
最近は、AI に RTL を書かせる動きが出ています。ケイデンスは半導体設計向けの「ChipStack AI Super Agent」を拡張し、RTL の生成と設計初期段階の PPA 最適化を担うエージェントを追加したと発表しました。ただし、分かっているのは発表タイトルの内容だけで、提供時期、対応ツール、効果の数値は明らかになっていません。
研究の側では、ICCAD'26 に採択された Zijian Ding 氏ら4名の論文があります。この論文は、LLM エージェントに RTL を直接書かせる方法と、HLS を経由させる方法などを比較しました。タイトルによると、HLS 経由の方式が RTL の直接記述の2.6倍の結果を出しています。何の指標で2.6倍なのかは、当サイトの抜粋からは確認できていません。「AI には RTL を直接書かせるより、抽象度を上げて設計させる方がよい」という可能性を示す研究として、エンジニアにも投資家にも注目に値します。
